【高云FPGA】仿真的时候DDR模块的初始化完成信号ddr3_init_done一直不拉高

ME_me · 发表于 2025-2-11 15:45:39

问题描述

很多用户在使用Modelsim对DDR3 IP进行仿真的时候，一直出现初始化信号不拉高的情况，这个和仿真库有关系。

问题解决方法

我们可以重新编译一下仿真库，具体操作参考文档第三章，在下面步骤中将文件进行替换

prim_sim.v (579.9 KB, 下载次数: 8)

然后在仿真工程中添加下面两个文件

ddr_dqs_25k.v (2.99 KB, 下载次数: 8)

modelsim_dqs_ddr_top_clean3.vp (2.11 MB, 下载次数: 8)

最后大概跑3MS之后，初始化信号拉高

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