ddr3控制器仿真问题

cssfpga

本帖最后由 cssfpga 于 2023-7-24 17:01 编辑

在进行ddr3控制器仿真的时候，按照小梅哥的教程写完fifo2mig模块，进行仿真的时候，总是不对，就一直是这样的波形，可以看出来ddr3_dq/ddr3_dqs_p和ddr3_dqs_n这三个信号一直是高组态，但是又不知道是哪里的原因。感谢各位大佬帮助解答。

妙可言

不是说之控制app_xxx那几个信号就行了吗？我写DDR3的控制模块，在仿真的时候读的数据是红的，valid的信号也是红的 。所以也看不出数据写进去了没有