Verilog常见语法总结

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adc_fifo_uart_inst0.state == 0

功能说明
取用tb中例化的模块中的某个信号值来进行判断。注意，“.”前面的名字，一定是模块例化后的名字，不是原始名字。该语法还可以多级调用，比如

1. adc_fifo_uart_inst0.uart_byte_tx_inst.div_cnt == 1;

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案例展示：

1. 
   
2. initial begin
   
3.         Reset_n = 0;
   
4.         adc_dout = 0;
   
5.         #201;
   
6.         Reset_n = 1;
   
7.         uart_rx = 1;
   
8.         #200;
   
9.         send_cmd(499,1,32);
   
10.         #200;
    
11.         wait(adc_fifo_uart.state == 0);
    
12.         #500000;
    
13.         $stop;
    
14. end
    

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上述代码中，等待adc_fifo_uart模块中的state信号为0后，再执行后续操作，否则一直等待。



wait(sig == N);

功能说明
阻塞式等待，仅当sig == N这个条件满足的时候，该语句才会执行通过，然后执行该语句后面的内容，该语法常用来等待1位或多位信号满足某条件后，再产生新的激励信号。使用方法如：
wait(!CS_N); 等待CS_N信号拉低后再执行后续操作
wait(state == IDLE);等待状态机回到IDLE状态后再执行后续操作。

案例展示：

1. 
   
2. initial begin
   
3.         Reset_n = 0;
   
4.         adc_dout = 0;
   
5.         #201;
   
6.         Reset_n = 1;
   
7.         uart_rx = 1;
   
8.         #200;
   
9.         send_cmd(499,1,32);
   
10.         #200;
    
11.         wait(adc_fifo_uart.state == 0);
    
12.         #500000;
    
13.         $stop;
    
14. end
    

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上述代码中，等待adc_fifo_uart模块中的state信号为0后，再执行后续操作，否则一直等待。


@(negedge adc_cs);@(posedge adc_cs);

功能说明
阻塞式等待某个信号的下降沿/上升沿到来后，再执行后续操作，该语法常用来等待1位信号的变化。

案例展示

1. 
   
2. Tx_En <= 1;
   
3. #20
   
4. Tx_En <= 0;
   
5. @(posedge Tx_Done);
   
6. #20;
   
7. Tx_En <= 1;
   
8. #20
   
9. Tx_En <= 0;
   

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上述代码来源于串口发送模块的testbench文件，首先产生Tx_En脉冲来使能一次串口发送。然后就开始等待等串口发送模块发送完成，发送完成后，串口发送模块 Tx_Done信号会出现高脉冲，所以使用@(posedge Tx_Done);来等待这个高脉冲，直到脉冲到来后，再产生新的发送使能脉冲信号Tx_En;