电平信号转单脉冲触发信号的正确操作

商震

实际verilog设计中，很多情况下模块设计有向下一个模块发送一个脉冲作为下一个模块的启动信号的设计需求。
单脉冲产生很简单：
1、 输入信号signal_in延迟1个周期得到delay_reg1;
2、 输入信号signal_in延迟2个周期得到delay_reg2;
3、 delay_reg1取反然后与delay_reg2相与产生单周期脉冲pluse_out。

将电平触发信号转为单脉冲触发信号的代码如下：

1. 
   
2. module single_pluse ( clk,rst_n, signal_in, pluse_out);
   
3.   input    clk        ;
   
4.   input    rst_n      ;
   
5.   input    signal_in  ;
   
6.   output   pluse_out  ;
   
7. 
   
8.   reg delay_reg1;
   
9.   reg delay_reg2;
   
10.   
    
11.   always@(posedge clk or negedge rst_n)
    
12.   if(!rst_n)begin
    
13.   delay_reg1  <=  0;
    
14.   delay_reg2  <=  0;
    
15.   end
    
16.   else
    
17.     begin
    
18.       delay_reg1  <= signal_in  ;
    
19.       delay_reg2  <= delay_reg1 ;
    
20.     end
    
21. assign pluse_out= (!delay_reg1)&delay_reg2;
    
22. 
    
23. endmodule
    

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