小梅哥《时序分析与优化》系列第七课课后习题思考

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题目中，小梅哥将顶层文件中的此always块中的敏感值由*改为Clk9M后，工程Fmax由300+MHz降低至160MHz。小梅哥要求我们对此时的工程进行优化。

1.首先观察时序分析报告后，发现是vcount_r和disp_data传输过程中延迟较大。
分析发现，vcount_r与vcount有关。

所以首先将vcount改为寄存器模式：

reg vcount;                              （此寄存器原为wire型寄存器）

always@(posedge clk)
   vcount=vcount_r-vdat_begin;    （此语句原为assign赋值语句）

更改完成后编译，得工程Fmax增大至256MHz.


2.再次观察时序报告，发现问题hcount_r与disp_data传输过程中延时较大。
分析发现，hcount_r与hcount有关。
因此将其转换为reg格式：

reg hcount;                                 （此寄存器原为wire型寄存器）

always@(posedge clk)
   hcount=hcount_r-vdat_begin;    （此语句原为assign赋值语句）

此时再次编译，得到工程Fmax增大至396.5MHz：



3.再次查看时序报告，系统仍存在延时：

分析认为该延时是计数器结构问题，暂时无法进一步优化。


至此，该工程时序优化结束！

admin

然而错的一塌糊涂

kickee

说错了是不是应该用<=赋值而不是=赋值？

madangxian

梅哥这位兄弟说的对不对啊？？？？？？

madangxian

求解惑啊，你们怎么做的这个题目啊？？？？？？？？？

乔帮主_oxyYX

admin 发表于 2019-12-19 22:29
然而错的一塌糊涂

        reg R0_act;
        reg R1_act;
        reg R2_act;
        reg R3_act;
   
    always@ (posedge Clk9M) begin
        R0_act <= vcount >= 0 && vcount < 68;        //正在扫描第0
        R1_act <= vcount >= 68 && vcount < 136;//正在扫描第1行
        R2_act <= vcount >= 136 && vcount < 204;//正在扫描第2行
        R3_act <= vcount >= 204 && vcount < 272;//正在扫描第3行
    end
请问这样做对吗

admin

乔帮主_oxyYX 发表于 2021-8-18 13:19
reg R0_act;
        reg R1_act;
        reg R2_act;

你这个没问题

yyy123

admin 发表于 2021-8-21 17:44
你这个没问题

请问楼主错误是因为没有考虑vcount->R0_cat这条组合逻辑路径约束不完整，还是因为vcount作为output接口不能进行约束(我猜的)