串口发送模块8位转为16位程序，还请各位大佬指教

wx_eybU3p60

//程序包括三个模块，第一个模块利用小梅哥uart_byte_rx程序，（每发送一个8位2进制数，产生一个Rx_Done信号），第三个模块使用ip核做一个dpram

//程序要求：接收两个串口发送的8位2进制数据，组成16位2进制数，对Rx_Done信号计数，偶数次时，使能wren信号，写16位2进制到dpram中。

1. 
   
2. //数据组合模块
   
3. //作用：把两个8位二进制数组合为一个16位的二进制数
   
4. module add(
   
5. 
   
6. Clk,
   
7. Rst_n,
   
8. data_byte,
   
9. Rx_Done,
   
10. 
    
11. // cnt,
    
12. // cnt_t,
    
13. 
    
14. data,
    
15. wraddress,
    
16. wren
    
17. );
    
18. 
    
19. //端口例化
    
20. input Clk;
    
21. input Rst_n;
    
22. input [7:0] data_byte;
    
23. input Rx_Done;
    
24. 
    
25. output wire [15:0] data;
    
26. output wren;
    
27. output reg[6:0]wraddress;
    
28. 
    
29. wire Rx_Done;
    
30. 
    
31. // output  cnt;
    
32. // output  cnt_t;
    
33. // reg data_byte;
    
34. //两个寄存器 分别寄存第一个发送的8个字节数与第二个发送的8个字节数
    
35. reg  [7:0] s1_data_byte;
    
36. reg  [7:0] s2_data_byte;
    
37. reg  [9:0] cnt;
    
38.    reg  [1:0] cnt_t;
    
39. reg  [15:0] data_value;
    
40. 
    
41. 
    
42. 
    
43. //对Rx_Done进行计数
    
44. always@(posedge Clk or negedge Rst_n)
    
45.   if(!Rst_n)
    
46.    cnt <= 9'b0;
    
47.   else if(Rx_Done)
    
48.    cnt <= cnt + 1'b1;
    
49.   else
    
50.    cnt <= cnt;
    
51. //通过最后一位判断，计数的次数为计数还是偶数
    
52. always@(posedge Clk or negedge Rst_n)
    
53.   if(!Rst_n)
    
54.    cnt_t <= 2'b0;
    
55.   else if(Rx_Done)
    
56.    case(cnt[0])
    
57.    1: cnt_t = 1'b0;
    
58.    0: cnt_t = 1'b1;
    
59.    endcase
    
60. //两个寄存器分别寄存第一个字节和第二个字节  
    
61. always@(posedge Clk or negedge Rst_n)
    
62.   if(!Rst_n)
    
63.    begin
    
64.    s1_data_byte <= 8'd0;
    
65.    s2_data_byte <= 8'd0;
    
66.    end
    
67.   else if(cnt_t == 1)
    
68.      begin
    
69.    s1_data_byte <= data_byte;
    
70.    s2_data_byte <= 8'd0;
    
71.    end
    
72.   else if(cnt_t == 0)
    
73.      begin
    
74.      s1_data_byte <= s1_data_byte;
    
75.    s2_data_byte <= data_byte;
    
76.    end
    
77.   else
    
78.      begin
    
79.    s1_data_byte <= 8'd0;
    
80.    s2_data_byte <= 8'd0;
    
81.    end
    
82. //组合两个字节
    
83. always@(posedge Clk or negedge Rst_n)
    
84.   if(!Rst_n)
    
85.    data_value <= 16'd0;
    
86.   else if(cnt_t == 0 )
    
87.      begin
    
88.    data_value[15:8] <= s1_data_byte;
    
89.    data_value[7:0]  <= s2_data_byte;
    
90.    end
    
91.   else
    
92.    data_value <= data_value;
    
93.       
    
94. //产生cnt_t,产生wren信号
    
95.   
    
96. // always@(posedge Clk or negedge Rst_n)
    
97. //  if(!Rst_n)
    
98. //   cnt_t <= 2'b0;
    
99. //  else if(Rx_Done)
    
100. //   case(cnt)
     
101. //   1,3,5,7,9,11,13,15: cnt_t = 1'b0;
     
102. //   2,4,6,8,10,12,14,16: cnt_t = 1'b1;
     
103. //   endcase
     
104.    
     
105. //写地址自加设置，RX_Done为起始信号,每计数两次发送一次写使能信号
     
106. always@(posedge Clk or negedge Rst_n)
     
107.   if(!Rst_n)
     
108.    wraddress <= 8'd0;
     
109.   else if(cnt_t == 0)
     
110.    wraddress <= wraddress + 1'b1;
     
111.   else
     
112.    wraddress <= wraddress;
     
113.    
     
114.   assign wren = cnt_t[0];
     
115.   assign data = data_value[15:0];
     
116. endmodule
     
117. 
     
118. 
     
119. 
     
120. 
     
121. //仿真程序如下
     
122. //目标要求：仿真出现8位数据合成16位，并且写地址自加
     
123. `timescale 1ns/1ns
     
124. `define clk_period 20
     
125. module pwm_tb;
     
126. 
     
127. reg Clk;
     
128. reg Rst_n;
     
129. wire Key_in;
     
130. 
     
131. wire Rs232_Rx;
     
132. 
     
133. wire Rs232_Tx;
     
134. 
     
135. wire bps_clk;
     
136. wire bps_cnt;
     
137. 
     
138. reg [7:0] data_byte;
     
139. reg send_en;
     
140. wire [2:0]baud_set;
     
141. // wire Tx_Done;
     
142. // reg press;
     
143. 
     
144. wire cnt;
     
145. wire  [1:0] cnt_t;
     
146.   
     
147.   wire Rx_Done;
     
148. //  wire [6:0]rdaddress;
     
149.   wire [6:0]wraddress;
     
150.   wire [15:0] data;
     
151. 
     
152. assign baud_set = 3'd0;
     
153. assign wren = 1'd1;
     
154. 
     
155. // pwm pwm(
     
156. //  
     
157. //  .Clk(Clk),
     
158. //  .Rst_n(Rst_n),
     
159. //  
     
160. //  .Key_in(Key_in),
     
161. //  
     
162. //  .Rs232_Rx(Rs232_Rx),
     
163. //  .Rs232_Tx(Rs232_Tx)
     
164. //);
     
165. //例化接收串口数据模块，例化dpram模块，例化叠加模块
     
166. uart_byte_rx uart_byte_rx(
     
167.   .Clk(Clk),
     
168.   .Rst_n(Rst_n),
     
169.   .baud_set(3'd0),
     
170.   .Rs232_Rx(Rs232_Rx),
     
171.   .bps_clk(bps_clk),
     
172.   .bps_cnt(bps_cnt),
     
173.   .data_byte(rx_data),
     
174.   .Rx_Done(Rx_Done)
     
175. );
     
176. 
     
177. add add(
     
178. 
     
179.   .Clk(Clk),
     
180.   .Rst_n(Rst_n),
     
181.   .data_byte(data_byte),
     
182.   .Rx_Done(Rx_Done),
     
183.   .data(data),
     
184.   
     
185. //  .cnt(cnt),
     
186. //  .cnt_t(cnt_t),
     
187. //  
     
188.   .wraddress(wraddress),
     
189.   .wren(wren)
     
190.      );
     
191.    
     
192.    
     
193.   dpram dpram(
     
194.   .clock(Clk),
     
195.   .data(data),
     
196.   .rdaddress(rdaddress),
     
197.   .wraddress(wraddress),
     
198.   .wren(wren),
     
199.   .q()
     
200. );
     
201. //  ctrl ctrl(
     
202. //  .Clk(Clk),
     
203. //  .Rst_n(Rst_n),
     
204. //  .Key_flag(Key_flag),
     
205. //  .Key_state(Key_state),
     
206. //  .Rx_Done(Rx_Done),         //接收结束信号
     
207. //  .Tx_Done(Tx_Done),         //发送结束信号
     
208. //  .rdaddress(rdaddress),      
     
209. //  .wraddress(wraddress),
     
210. //  .wren(1'b1),            
     
211. //  .Send_en(Send_en)
     
212. // );
     
213. initial Clk = 1;
     
214. always#(`clk_period/2)Clk = ~Clk;
     
215. 
     
216. initial begin
     
217.   Rst_n = 1'b0;
     
218.   data_byte = 8'd11;
     
219.   #(`clk_period*20 + 1 );
     
220.   Rst_n = 1'b1;
     
221.   #(`clk_period*50);
     
222.   data_byte = 8'haa;
     
223.   #(`clk_period*50);
     
224.   data_byte = 8'h11;  
     
225.     #(`clk_period*50);
     
226.   data_byte = 8'haa;
     
227.   #(`clk_period*50);
     
228.   data_byte = 8'h11;  
     
229.     #(`clk_period*50);
     
230.   $stop;
     
231. end
     
232. 
     
233. endmodule

复制代码

admin

没明白你想问啥

wx_eybU3p60

在仿真中，bps_clk,bps_cnt等信号没有波形，未出现Rx_Done信号未程序设计要求

admin

你第一次做仿真吧，那么多input端口的信号没有写激励。你的tb中TX和RX都没有波形，怎么会有你想要的RX-DONE。建议先看看我们基于串口猎人的示波器这个章节，看看我们是如何进行系统级别的仿真的，在《FPGA自学笔记——设计与验证》一书中有讲到

fzwwj95

学习到了

lzl51113212

学习到了，谢谢各位