【高云FPGA】更新DDR IP之后初始化不起来的问题解决方案

ME_me · 发表于 2024-11-25 15:04:23

问题描述

我们使用之前提供的DDR工程，其中一些工程在新版软件中更新IP之后，明明配置一样，但是会出现DDR初始化不起来的情况，这是因为我们之前工程建立的比较早，用的软件也是很早之前的版本，在后续软件版本中，对DDR IP又进行了很多修改，其中最主要就是时钟和复位信号，这个需要根据最新手册并结合官方例程进行修改。

问题解决方法

1.参考官方例程对DDR需要的时钟，重新建立PLL IP，配置如下所示。

然后在工程例化新建的代码：

2.DDR3 IP需要输入pll_lock信号，如果pll_lock信号没有接入PLL的LOCK信号，IP将不能检测时钟是否稳定，此时容易出现DDR初始化问题，这个lock就是上一步建立的PLL IP输出的pll_lock信号。

3.对于5A的器件，建立完DDR3 IP之后，会输出pll_stop信号，这个信号在很早的版本中没有，所以我们有的例程没有输出该信号，现在我们需要使用到该信号，该信号是memory_clk的开关，低有效，使用138K器件时，pll_stop直接接入PLL的encllk2。使用25K器件时，pll_stop需要接入转接模块pll_mDRP_intf，间接控制PLL的clkout2输出，pll_mDRP_intf的clk 与PLL的mdclk和clkin相同，添加代码如下

4.修改DDR IP的时钟，前面PLL IP最终配置的memory_clk为400M，具体计算请参看官方PLL IP手册中的时钟计算

5.将DDR3 IP的pll_stop信号引出

下面是我在ACG525开发板上修改的工程

acg525_ov5640_ddr3_tft.rar (5.1 MB, 下载次数: 967)

以下是官方给的138K和25K的DDR3 IP工程，以及25k需要的pll_mDRP_intf模块文件

DDR3_MC_PHY_1vs4_5a138k.rar (6.65 MB, 下载次数: 999)

DDR3_MC_PHY_1vs4_5a25k.rar (6.32 MB, 下载次数: 988)

pll_mDRP_intf.v (5.09 KB, 下载次数: 1741)

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