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    <title>芯路恒电子技术论坛 - ACZ7015开发板</title>
    <link>https://corecourse.cn/forum.php?mod=forumdisplay&amp;fid=148</link>
    <description>Latest 20 threads of ACZ7015开发板</description>
    <copyright>Copyright(C) 芯路恒电子技术论坛</copyright>
    <generator>Discuz! Board by Comsenz Inc.</generator>
    <lastBuildDate>Wed, 13 May 2026 03:20:49 +0000</lastBuildDate>
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      <title>芯路恒电子技术论坛</title>
      <link>https://corecourse.cn/</link>
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      <title>为啥FPGA实现RGMII的接收时候，明明PHY输出的就是中心对齐的，还要在内部用MMCM/pll调节时钟相位</title>
      <link>https://corecourse.cn/forum.php?mod=viewthread&amp;tid=30445</link>
      <description><![CDATA[PHY只保证在FPGA管脚处，数据和时钟是中心对齐的。
但在FPGA里，这个时钟不会直接在IO处用来采样，而是必须进入全局时钟树，再去驱动MAC或用户逻辑。这样一来：
[*]时钟路径：Pad → IBUF → BUFG → 内部逻辑
[*]数据路径：Pad → IOB → 内部逻辑
两条路径结构不同， ...]]></description>
      <category>ACZ7015开发板</category>
      <author>admin</author>
      <pubDate>Fri, 10 Apr 2026 14:21:21 +0000</pubDate>
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