【智多晶】智多晶FPGA器件和开发软件已知需要注意的地方

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智多晶FPGA器件以及其对应的开发软件HQFPGA在使用过程中已知存在一些需要大家注意的地方，这里列出来，方便大家评估使用


1、DDR2不能为CPU所用

问题描述

SA5Z-30-D1器件虽然内部同时集成了Cortex-M3硬核CPU和128Mbit的DDR2存储器，但是DDR2存储器不能用作CPU的程序和数据存储器。DDR2存储器典型应用于缓存FPGA侧的大容量数据，如视频、音频、ADC采集等数据。

解决方案

我们在设计核心板时，为CPU设计了一个外部SRAM存储器，1MB的存储容量，足够给CPU扩展内存用了


2、PLL不能实现小数分频

问题描述

智多晶的FPGA器件内集成的PLL无法支持小数分频，例如无法使用50MHz的外部有源晶振提供的时钟信号通过倍频和分频得到148.5Mhz这种视频应用领域常见的时钟频率。

解决方案

1、使用合适的外部晶振，在整数分频的情况下得到想要的频率。例如对于148.5Mhz的时钟信号，可以使用27Mhz的外部时钟先33倍频，再6分频得到148.5Mhz的时钟信号。我们在设计核心板时，设计了2个有源晶振的电路，其中默认一个晶振不焊接，留给用户在特殊场景下根据自己的需求焊接合适的晶振。（用户购买样板全都焊接了，批量订购的，因为成本控制，在无客户指明的情况下，默认只焊接一个25Mhz的晶振，另一个空焊）

2、我们在核心板上设计了一个外部PLL芯片，该芯片支持小数分频，可以通过小数分频得到更多想要的时钟信号。



3、不支持VHDL语法

问题描述

智多晶的HQFPGA软件目前不支持使用VHDL语言进行设计，也无法对使用VHDL语言设计的代码进行分析综合和使用。

解决方案

1、如果设计中存在VHDL代码，工作量小就改写成Verilog，工作量大就只能考虑更换FPGA平台了。这也没办法

2、使用X-HDL软件将VHDL代码转为Verilog，不过注意转换后可能会有些细节出问题，需要仔细核实验证




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