【科普】工程引脚分配时多出来的altera_reserved_xxx是怎么回事

admin

有用户在做实验的时候发现，当设计完工程进行引脚分配时，会有4个altera_reserved开头的信号出现，如下图所示。可是自己的工程中并没有添加这四个信号呀。


问：
1、这几个引脚是哪里来的呢？


2、该如何去分配这几个管脚呢？


答：
1、这几个管脚是与FPGA芯片的JTAG电路相关的，用户可以不用关心。如果用户工程中用到了ISSP、Signaltap II等与JTAG相关的工具或者IP，就会出现此IO，当然，有用户表示，自己工程没有添加上述的工具IP，也出现了这几个IO，暂时还未得到验证，反正这几个信号肯定是与芯片的JTAG功能相关的，非用户自己设计里面的信号。


2、这几个信号的管脚不用分配，直接留空即可，另外，其电平标准也不得修改，必须保持默认的2.5V，否则编译会报错的。

xflly

刚好遇到这个问题，来搜了一下，就看到了小梅哥的解答，多谢小梅哥

伍六七不吃

“2、这几个信号的管脚不用分配，直接留空即可，另外，其电平标准也不得修改，必须保持默认的2.5V，否则编译会报错的。”针对第二条，我quartus 18.1 AC6102 改成3.3V编译没有报错，不过百度的时候看到很多人提问到这个电压报错问题