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隐藏置顶帖【合集】小梅哥所有【FPGA开发板】【扩展模块】【开发软件】资料下载地址	admin 2019-6-21	1133154	Taolion 2023-6-26 10:46
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【产品资料】【扩展模块】ACM68013 USB2.0模块资料和使用说明	admin 2021-5-19	616048	user111 2024-8-15 10:23
verilog代码仿真时部分信号或端口呈高阻态的原因及解决思路	ruoyuguize 2024-6-27	01132	ruoyuguize 2024-6-27 09:50
【Win10】一键修改以太网IP的脚本	手撕原子弹 2024-4-29	01057	手撕原子弹 2024-4-29 18:07
FPGA逻辑工程涉及以太网的实验配置要点及注意事项	商震 2021-8-6	24872	admin 2024-3-29 13:51
PYNQ DMA 数据回环实验中遇到的问题	ColinLiu 2023-3-30	01492	ColinLiu 2023-3-30 19:10
【设计实例】B盘 04 数据采集传输系统设计与实现课程源码	admin 2021-3-16	25385	wwj862617578 2022-2-20 20:42
【实验说明】基于PCF8563 RTC案例日期显示异常原因及解决方法	商震 2022-2-8	04847	商震 2022-2-8 17:00
Xilinx下载器连接VIVADO使用杜邦线代替灰排线方法	商震 2021-12-28	04715	商震 2021-12-28 17:07
<=小于等于和非阻塞赋值号在verilog代码中如何区分？	商震 2021-8-6	16038	admin 2021-11-12 16:50
task，repeat，defparam和条件编译示例，verilog高频高级语法1	商震 2021-9-17	03442	商震 2021-9-17 15:40
FPGA两大主流厂商altera和xilinx程序相互移植的要点	商震 2021-9-5	03188	商震 2021-9-5 22:29
Testbench中使用@（posedge xxx）语法时易出现的问题和原因	商震 2021-8-31	03877	商震 2021-8-31 18:29
verilog语法中信号位宽常见问题解析	商震 2021-8-6	49227	商震 2021-8-26 15:34
verilog阻塞赋值和非阻塞赋值混用的一种危害	商震 2021-8-24	04845	商震 2021-8-24 12:06
Verilog 实用信号处理常用手段链接合集	商震 2021-8-16	03108	商震 2021-8-16 10:46
电平信号转单脉冲触发信号的正确操作	商震 2021-8-16	03059	商震 2021-8-16 10:35
Verilog中如何规范的处理inout信号	商震 2021-8-16	02888	商震 2021-8-16 10:13
同步边沿检测的实现	商震 2021-8-16	02975	商震 2021-8-16 09:56
移位操作的实现	商震 2021-8-16	02396	商震 2021-8-16 09:52
win10系统用户环境变量的修改	tb一下 2021-8-15	04054	tb一下 2021-8-15 16:37

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