使用mig时，报错mig内部VCO频率不在范围内

tb一下

在使用720开发板进行mig相关设计时，编译工程出现如下报错

简单翻译一下报错信息可以知道，当前mig内部的PLL，其倍频数为4，分频数为1，最终计算出的VCO频率为791.667MHZ，不在所需的800~1866MHz之间，要求用户调整其分倍频系数。对于这种情况，首先请检查MIG配置是否正确，在确认无误后，检查为MIG提供的时钟，频率是否正常。


以笔者实际遇到的情况为例，使用外部PLL生成的时钟作为mig的输入时钟。

可以看到，虽然设置的200MHz，但是受PLL生成时钟优先级（从左至右，从上至下）的影响，实际输出的只有197.917MHz，简单计算一下就可以得出197.917*4/1=791.668MHz。与报错内容接近，因此可以确定是输入mig时钟不符合预期导致。最后，调整时钟优先级（或切换MMCM与PLL，以及使用多个PLL/MMCM级联皆可），确保输出为200MHz时钟

再重新编译，问题解决，工程不再报错。