多级if 无else情况下对同一个信号赋值的生效情况分析

admin · 发表于 2021-11-13 10:33:54

有这样一段代码

01  module if_if(
02    input clk,
03    input rst_n,
04    input [2:0]receive_count,
05    input rx_filtered,
06    output reg rx_state
07  );
08
09    always@(posedge clk or negedge rst_n)
10    if(!rst_n)
11       rx_state <= 1'd0;
12    else if ( receive_count == 3'd4 ) begin
13       rx_state <= 1'd1;
14       if (rx_filtered == 1'b1)begin
15             rx_state <= 1'd0;
16       end
17    end
18    else
19       rx_state <= 1'd0;
20
21  endmodule

有网友问，这个代码里13行和15行都对rx_state进行了操作，14行不是else if，那么当14行条件满足时，rx_state最终输出的到底是0还是1呢？

if_if.rar (2.13 KB, 下载次数: 378)
rtl视图.png

admin · 发表于 2021-11-14 15:41:37

01_【产品说明书】ACZ702 ZYNQ开发板用户手册V1.0--20210923.pdf (1.12 MB, 下载次数: 524)

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