同步边沿检测的实现

商震

同步边沿检测的实现


提到边沿检测，很多初学者会第一时间想到直接把待检测信号写在always块里。其实这种方法并不可取，解决这个问题的目标，在于如何在同步电路中实现这样的功能。如果把待检测信号写在always块里，相当于把输入信号接到了触发器的clk上，这样电路就变成异步的了，后面还需要把信号同步，最终得不偿失。
如何实现同步边沿检测呢？正解套路为：定义两个触发器，再通过逻辑组合判断边沿。
演示代码如下:

1. 
   
2. module edge_detector(
   
3.         clk,
   
4.         rst_n,
   
5.         din,
   
6.         raising_edge_detect,
   
7.         falling_edge_detect,
   
8.         double_edge_detect
   
9.         );
   
10.         
    
11.         input clk;
    
12.         input rst_n;
    
13.         input din;
    
14.         output raising_edge_detect;
    
15.         output falling_edge_detect;
    
16.         output double_edge_detect;
    
17.         reg q0,q1;
    
18.          
    
19.         assign raising_edge_detect = q0 & (~q1);
    
20.         assign falling_edge_detect = ~q0 & q1;
    
21.         assign double_edge_detect = q0 ^ q1;
    
22.          
    
23.         always@(posedge clk, negedge rst_n)
    
24.         begin
    
25.                 if(!rst_n)
    
26.                 begin
    
27.                         q0 <= 0;
    
28.                         q1 <= 0;
    
29.                 end
    
30.                 else
    
31.                 begin
    
32.                         q0 <= din;
    
33.                         q1 <= q0;
    
34.                 end
    
35.         end
    
36. 
    
37. endmodule
    

复制代码

仿真代码如下：

1. 
   
2. `timescale 1ns/1ns
   
3. 
   
4. module edge_detector_tb;
   
5. 
   
6.         reg CLK,RST_N,DIN;
   
7.         wire RAISING_EDGE_DETECT,FALLING_EDGE_DETECT,DOUBLE_EDGE_DETECT;
   
8.         reg i,j;
   
9.          
   
10.         edge_detector U_edge_detector(
    
11.         .clk(CLK),
    
12.         .rst_n(RST_N),
    
13.         .din(DIN),
    
14.         .raising_edge_detect(RAISING_EDGE_DETECT),
    
15.         .falling_edge_detect(FALLING_EDGE_DETECT),
    
16.         .double_edge_detect(DOUBLE_EDGE_DETECT)
    
17.         );
    
18.          
    
19.         initial
    
20.         begin
    
21.                 CLK = 0 ;
    
22.                 for(i = 0 ; i<10000; i=i+1)
    
23.                 begin
    
24.                         #1 CLK = ~CLK;
    
25.                 end
    
26.         end
    
27.          
    
28.         initial
    
29.         begin
    
30.                 DIN = 0 ;
    
31.                 for(j = 0 ; j<100; j=j+1)
    
32.                 begin
    
33.                         #10 DIN = 0;
    
34.                         #10 DIN = 1;
    
35.                         #10 DIN = 1;
    
36.                         #10 DIN = 1;
    
37.                         #10 DIN = 0;
    
38.                         #10 DIN = 0;
    
39.                         #10 DIN = 1;
    
40.                         #10 DIN = 0;
    
41.                         #10 DIN = 1;
    
42.                         #10 DIN = 0;
    
43.                 end
    
44.         end
    
45.          
    
46.         initial
    
47.         begin
    
48.                 RST_N = 1;
    
49.                 #5 RST_N = 0;
    
50.                 #5 RST_N = 1;
    
51.         end
    
52. 
    
53. endmodule
    

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