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【求助】SDRAM与双串口模块信号连接问题

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  • TA的每日心情
    开心
    2018-9-15 10:23
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    发表于 2018-9-24 20:51:11 | 显示全部楼层 |阅读模式
    我最近在做sdram存储模块,我想加两个串口模块,下面是我的顶层模块,我注释叹号的几个信号(标红)不知道该怎么连接?求大神指教!!!

    1. module sdram_uart(
    2.         Clk50M,
    3.         Rst_n,
    4.         Uart_rx,
    5.         
    6.         Sd_Clk,
    7.         Sd_Sa,
    8.         Sd_Ba,
    9.         Sd_Cs_n,
    10.         Sd_Cke,
    11.         Sd_Ras_n,
    12.         Sd_Cas_n,
    13.         Sd_We_n,
    14.         Sd_Dq,
    15.         Sd_Dqm,
    16.         
    17.         Uart_tx
    18. );
    19. `include        "Sdram_Params.h"
    20. parameter Baud_set=3'd4;
    21. input Clk50M;
    22. input Rst_n;
    23. input Uart_rx;

    24. output[`ASIZE-1:0]  Sd_Sa;      //SDRAM地址总线  
    25. output[`BSIZE-1:0]  Sd_Ba;      //SDRAMBank地址   
    26. output              Sd_Cs_n;    //SDRAM片选信号        
    27. output              Sd_Cke;     //SDRAM时钟使能
    28. output              Sd_Clk;     //SDRAM时钟信号
    29. output              Sd_Ras_n;   //SDRAM行地址选
    30. output              Sd_Cas_n;   //SDRAM列地址选
    31. output              Sd_We_n;    //SDRAM写使能  
    32. inout [`DSIZE-1:0]  Sd_Dq;      //SDRAM数据总线
    33. output[`DSIZE/8-1:0]Sd_Dqm;     //SDRAM数据掩码
    34. output Uart_tx;                                                //串口发送

    35. wire                Clk;        //SDRAM控制器时钟
    36. wire                Wr_en;      //写SDRAM使能信号   
    37. wire [7:0]          Wr_data;    //写SDRAM数据
    38. wire                Rd_en;      //读SDRAM使能信号
    39. wire [7:0]   Rd_data;    //读SDRAM数据
    40. wire                sdram_clk;  //SDRAM时钟信号
    41. wire TX_Done;
    42. reg send_en;
    43. //SDRAM时钟信号
    44. assign Sd_Clk = sdram_clk;


    45. //时钟模块PLL例化
    46.         pll pll(
    47.            .areset(!Rst_n),
    48.                 .inclk0(Clk50M),
    49.                 .c0(Clk),
    50.                 .c1(sdram_clk)
    51.         );
    52. //串口接收模块例化
    53.         uart_byte_rx uart_byte_rx(
    54.                 .Clk(Clk50M),
    55.                 .Rst_n(Rst_n),
    56.                 .Rs232_rx(Uart_rx),
    57.                 .Baud_set(Baud_set),

    58.                 .Data_byte(Wr_data),
    59.                 .Rx_done(Wr_en)
    60.         );
    61.         uart_byte_tx uart_byte_tx(
    62.         .Clk(Clk50M),
    63.         .Rst_n(Rst_n),
    64.         [color=#ff0000].send_en(send_en),//!!![/color]
    65.         .baud_set(Baud_set),
    66.         .Data_Byte(Rd_data),

    67.         .Rs232_Tx(Uart_tx),
    68.         .Tx_Done(Tx_Done),
    69.         .uart_state()
    70. );
    71. //SDRAM控制器模块例化
    72.         sdram_control_top sdram(               
    73.                 .Clk(Clk),
    74.                 .Rst_n(Rst_n),
    75.                 .Sd_clk(sdram_clk),
    76.                
    77.                 .Wr_data(Wr_data),   
    78.                 .Wr_en(Wr_en),              
    79.                 .Wr_addr(0),            
    80.                 .Wr_max_addr(8),        
    81.                 .Wr_load(!Rst_n),        
    82.                 .Wr_clk(Clk50M),        
    83.                 .Wr_full(),        
    84.                 .Wr_use(),        
    85.                
    86.                 .Rd_data(Rd_data),           
    87.                 [color=#ff0000].Rd_en(1),                //        !!!  [/color]      
    88.                 .Rd_addr(0),                        
    89.                 .Rd_max_addr(8),
    90.                 [color=#ff0000].Rd_load(!Rst_n),//!!!  [/color]      
    91.                 .Rd_clk(Clk50M),        
    92.                 .Rd_empty(),        
    93.                 .Rd_use(),        
    94.                
    95.                 .Sa(Sd_Sa),
    96.                 .Ba(Sd_Ba),
    97.                 .Cs_n(Sd_Cs_n),
    98.                 .Cke(Sd_Cke),
    99.                 .Ras_n(Sd_Ras_n),
    100.                 .Cas_n(Sd_Cas_n),
    101.                 .We_n(Sd_We_n),
    102.                 .Dq(Sd_Dq),
    103.                 .Dqm(Sd_Dqm)
    104.         );

    105.         
    106. endmodule
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    发表于 2018-9-24 21:38:30 | 显示全部楼层
    本帖最后由 fzwwj95 于 2018-9-24 21:39 编辑

    1. module sdram_uart(
    2.         Clk50M,
    3.         Rst_n,
    4.         Uart_rx,
    5.         
    6.         Sd_Clk,
    7.         Sd_Sa,
    8.         Sd_Ba,
    9.         Sd_Cs_n,
    10.         Sd_Cke,
    11.         Sd_Ras_n,
    12.         Sd_Cas_n,
    13.         Sd_We_n,
    14.         Sd_Dq,
    15.         Sd_Dqm,
    16.         
    17.         Uart_tx
    18. );
    19. `include        "Sdram_Params.h"
    20. parameter Baud_set=3'd4;
    21. input Clk50M;
    22. input Rst_n;
    23. input Uart_rx;

    24. output[`ASIZE-1:0]  Sd_Sa;      //SDRAM地址总线  
    25. output[`BSIZE-1:0]  Sd_Ba;      //SDRAMBank地址   
    26. output              Sd_Cs_n;    //SDRAM片选信号        
    27. output              Sd_Cke;     //SDRAM时钟使能
    28. output              Sd_Clk;     //SDRAM时钟信号
    29. output              Sd_Ras_n;   //SDRAM行地址选
    30. output              Sd_Cas_n;   //SDRAM列地址选
    31. output              Sd_We_n;    //SDRAM写使能  
    32. inout [`DSIZE-1:0]  Sd_Dq;      //SDRAM数据总线
    33. output[`DSIZE/8-1:0]Sd_Dqm;     //SDRAM数据掩码
    34. output Uart_tx;                                                //串口发送

    35. wire                Clk;        //SDRAM控制器时钟
    36. wire                Wr_en;      //写SDRAM使能信号   
    37. wire [7:0]          Wr_data;    //写SDRAM数据
    38. wire                Rd_en;      //读SDRAM使能信号
    39. wire [7:0]   Rd_data;    //读SDRAM数据
    40. wire                sdram_clk;  //SDRAM时钟信号
    41. wire TX_Done;
    42. reg send_en;
    43. //SDRAM时钟信号
    44. assign Sd_Clk = sdram_clk;


    45. //时钟模块PLL例化
    46.         pll pll(
    47.            .areset(!Rst_n),
    48.                 .inclk0(Clk50M),
    49.                 .c0(Clk),
    50.                 .c1(sdram_clk)
    51.         );
    52. //串口接收模块例化
    53.         uart_byte_rx uart_byte_rx(
    54.                 .Clk(Clk50M),
    55.                 .Rst_n(Rst_n),
    56.                 .Rs232_rx(Uart_rx),
    57.                 .Baud_set(Baud_set),

    58.                 .Data_byte(Wr_data),
    59.                 .Rx_done(Wr_en)
    60.         );
    61.         uart_byte_tx uart_byte_tx(
    62.         .Clk(Clk50M),
    63.         .Rst_n(Rst_n),
    64.         <font color="#ff0000">.send_en(send_en),//!!!</font>
    65.         .baud_set(Baud_set),
    66.         .Data_Byte(Rd_data),

    67.         .Rs232_Tx(Uart_tx),
    68.         .Tx_Done(Tx_Done),
    69.         .uart_state()
    70. );
    71. //SDRAM控制器模块例化
    72.         sdram_control_top sdram(               
    73.                 .Clk(Clk),
    74.                 .Rst_n(Rst_n),
    75.                 .Sd_clk(sdram_clk),
    76.                
    77.                 .Wr_data(Wr_data),   
    78.                 .Wr_en(Wr_en),              
    79.                 .Wr_addr(0),            
    80.                 .Wr_max_addr(8),        
    81.                 .Wr_load(!Rst_n),        
    82.                 .Wr_clk(Clk50M),        
    83.                 .Wr_full(),        
    84.                 .Wr_use(),        
    85.                
    86.                 .Rd_data(Rd_data),           
    87.                 <font color="#ff0000">.Rd_en(1),                //        !!!  </font>      
    88.                 .Rd_addr(0),                        
    89.                 .Rd_max_addr(8),
    90.                <font color="#ff0000"> .Rd_load(!Rst_n),//!!! </font>      
    91.                 .Rd_clk(Clk50M),        
    92.                 .Rd_empty(),        
    93.                 .Rd_use(),        
    94.                
    95.                 .Sa(Sd_Sa),
    96.                 .Ba(Sd_Ba),
    97.                 .Cs_n(Sd_Cs_n),
    98.                 .Cke(Sd_Cke),
    99.                 .Ras_n(Sd_Ras_n),
    100.                 .Cas_n(Sd_Cas_n),
    101.                 .We_n(Sd_We_n),
    102.                 .Dq(Sd_Dq),
    103.                 .Dqm(Sd_Dqm)
    104.         );

    105.         
    106. endmodule
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