【06.28已解决】关于FSM识别特定字符串的问题(已附源码)

Deer-菜籽

在自己尝试写FSM识别“Welcome”的例程里面，成功编译，但是在modelsim仿真里出现错误。
自己找了好久实在没找出来是哪里的问题。（以小梅哥的代码结构为基准去修改，一行一行对照后依然没发现问题所在。
具体问题表现见图

（testbench 所给序列为 WelWelejklWelcomeqwerWElcomWelConwelcomeWelcomWelcomezxcvbmqasdv
（检测序列为 Welcome

1.FSM的state停在了4‘d0001 且再无变化
2.当检测到第三个字符“l”时应为 4’0011 ，仿真显示为 4‘d0001
3.当检测到第二个字符为“e”时state变为 4’d0010，此时依testbench所写应对 data_tmp 进行左移 ，data 应为下一字符 “l”，而仿真显示仍未 “e”

希望大大看到能帮忙分析回复
刚开始重新学verilog，小白问题还请见谅

FSM代码

1. module FSM(
   
2.         clk,
   
3.         rst_n,
   
4.         dv,
   
5.         data,
   
6.         cnt,
   
7.         state
   
8. );
   
9. 
   
10. 
    
11. input        clk;
    
12. input        rst_n;
    
13. input        dv;
    
14. input        [7:0]data;
    
15. 
    
16. 
    
17. output        reg        [2:0]        cnt;
    
18. output        reg        [3:0]        state;
    
19. 
    
20. 
    
21. 
    
22. 
    
23. 
    
24. 
    
25. 
    
26. 
    
27. 
    
28. 
    
29. 
    
30. always@(posedge clk or negedge rst_n)
    
31.         if(!rst_n)
    
32.                 begin
    
33.                 cnt <= 3'd0;
    
34.                 state <= 3'd1;
    
35.                 end
    
36.                 else if (dv)
    
37.                         begin
    
38.                                 case(state)
    
39.                                         3'd1:        begin
    
40.                                                 if (data == "W")
    
41.                                                         state <= 3'd2;
    
42.                                                 else
    
43.                                                         state <= 3'd1;
    
44.                                                 end
    
45.                                         3'd2:        begin  
    
46.                                                 if (data == "e")
    
47.                                                         state <= 3'd3;
    
48.                                                 else if (data == "W")
    
49.                                                         state <= 3'd2;
    
50.                                                 else
    
51.                                                         state <= 3'd1;
    
52.                                                 end
    
53.                                         3'd3:        begin  
    
54.                                                 if (data == "l")
    
55.                                                         state <= 3'd4;  
    
56.                                                 else if (data == "W")
    
57.                                                         state <= 3'd2;
    
58.                                                  else
    
59.                                                         state <= 3'd1;
    
60.                                                 end
    
61.                                         3'd4:        begin  
    
62.                                                 if (data == "c")
    
63.                                                         state <= 3'd5;  
    
64.                                                 else if (data == "W")
    
65.                                                                 state <= 3'd2;
    
66.                                                         else
    
67.                                                                 state <= 3'd1;
    
68.                                                 end
    
69.                                         3'd5:        begin
    
70.                                                 if (data == "o")
    
71.                                                         state <= 3'd6;
    
72.                                                 else if (data == "W")
    
73.                                                                 state <= 3'd2;
    
74.                                                         else
    
75.                                                                 state <= 3'd1;
    
76.                                                 end
    
77.                                         3'd6:        begin
    
78.                                                 if (data == "m")
    
79.                                                         state <= 3'd7;
    
80.                                                 else if (data == "W")
    
81.                                                                 state <= 3'd2;
    
82.                                                         else
    
83.                                                                 state <= 3'd1;
    
84.                                                 end
    
85.                                         3'd7:        begin  
    
86.                                                 if (data == "e")
    
87.                                                         begin
    
88.                                                                 cnt <= cnt + 1'd1;
    
89.                                                                 state <= 3'd0;
    
90.                                                         end
    
91.                                                 else if (data == "W")
    
92.                                                                 state <= 3'd2;
    
93.                                                         else
    
94.                                                                 state <= 3'd1;
    
95.                                                 end        
    
96.                                         default: state <= 3'd1;
    
97.                                 endcase
    
98.                         end
    
99. 
    
100.                
     
101. endmodule
     

复制代码

Testbench代码

1. `timescale 1ns/1ns
   
2. `define        timeperiod 20
   
3. 
   
4. module FSM_tb;
   
5. 
   
6. 
   
7. reg                clk_t;
   
8. reg                rst_n_t;
   
9. reg         dv_t;
   
10. wire        [3:0]state_t;
    
11. wire         [2:0]cnt_t;
    
12. wire        [7:0]data_t;
    
13. 
    
14. 
    
15. 
    
16. wire        [511:0]        data_tmp;
    
17. assign         data_tmp = "WelWelejklWelcomeqwerWElcomWelConwelcomeWelcomWelcomezxcvbmqasdv";
    
18. reg                [511:0]        reg_tmp;
    
19. 
    
20. always@(posedge clk_t or negedge rst_n_t)
    
21.         if(!rst_n_t)
    
22.                 reg_tmp <= 0;        
    
23.         else if (dv_t)
    
24.                 reg_tmp <= (data_tmp << 8) ;
    
25.         else
    
26.                 reg_tmp <= data_tmp;
    
27. 
    
28. assign data_t = reg_tmp[511:504];
    
29. 
    
30. 
    
31. 
    
32. FSM FSM_1(
    
33.         .clk(clk_t),
    
34.         .rst_n(rst_n_t),
    
35.         .dv(dv_t),
    
36.         .data(data_t),
    
37.         .cnt(cnt_t),
    
38.         .state(state_t)
    
39. );
    
40. 
    
41. initial clk_t = 0;
    
42. always #(`timeperiod/2) clk_t = ~clk_t;
    
43. 
    
44. 
    
45. initial begin
    
46.                 rst_n_t = 0;
    
47.                 dv_t = 0;
    
48.                 #(`timeperiod*10)
    
49.                 rst_n_t = 1;
    
50.                 #(`timeperiod*10)
    
51.                 dv_t = 1;
    
52.                 #(`timeperiod*64)
    
53.                 #2000;
    
54.                 $stop;
    
55.         end
    
56. 
    
57. endmodule
    

复制代码

Deer-菜籽

抱歉，上传的图片有比例显示问题，单击后显示正常
下次会注意截图比例

fzwwj95

always@(posedge clk or negedge rst_n)

你代码，posedge clk ，clk上升沿检测
clk上升沿检测
上升沿检测
上升沿
然后你这个“l”明显不在上升沿吧，这时候always块都没进入

Deer-菜籽

fzwwj95 发表于 2018-6-26 16:38
你代码，posedge clk ，clk上升沿检测
clk上升沿检测
上升沿检测

这个时间指示会对仿真造成影响吗，我尝试移动后好像没有任何变化，是哪里还需要设置吗

不过我也发现了我上面说错的地方，
看到仿真在检测到"l"后，state_t变为0011，这里应该是没问题的，即正文第二点表述出错了。

所以问题应该是
1.为什么在检测到第二个"W"，state_t变为0001以后就不再变化了
2.为什么data_t的数据一直停留在"e"没有变化呢

先行谢过啦，但依然希望得到您的回复

admin

建议楼主直接把代码贴出来，不要发附件，这样才能让更多的路过的人方便帮你看看代码。下载附件就转了个弯儿了。

Deer-菜籽

admin 发表于 2018-6-26 22:09
建议楼主直接把代码贴出来，不要发附件，这样才能让更多的路过的人方便帮你看看代码。下载附件就转了个弯儿 ...

嗯不好意思，附件已经删掉了其它文件。代码也已贴在正文。

slsqz

testbech 20-26行有问题导致数据输入始终未改变，源代码代码没问题，但是建议注意代码风格。

slsqz

16-26行代码修改如下：

reg                [511:0]        reg_tmp= "WelWelejklWelcomeqwerWElcomWelConwelcomeWelcomWelcomezxcvbmqasdv";;

always@(posedge clk_t or negedge rst_n_t)
        if(!rst_n_t)
                reg_tmp <= 0;        
        else if (dv_t)
                reg_tmp <= (reg_tmp << 8) ;
        else
                reg_tmp <= reg_tmp ;

Deer-菜籽

slsqz 发表于 2018-6-28 08:11
16-26行代码修改如下：

reg                [511:0]        reg_tmp= "WelWelejklWelcomeqwerWElcomWelCon ...

已经解决！
太谢谢了！！！
另外想请教一下对于代码风格有什么建议吗
因为贴上来的是为了跟小梅哥的代码进行校对而修改的，可能有些东施效颦了，不知道你有什么好的模板可以分享一下吗
不胜感激

slsqz

模板这种东西我是没有的，一个可以看看许多大神的例程，比如模仿梅哥的风格，另一个可以生成简单的源码不加密的ipcore，看看他们怎么写的。