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Xilinx的A7系列DDR3工程含mig7的IP核相关的几个时钟类型...

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  • TA的每日心情
    开心
    2020-10-24 18:04
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    发表于 2021-9-17 10:28:24 | 显示全部楼层 |阅读模式
    1、写fifo的工作时钟。这个时钟在我们提供的工程中频率默认为50M,由工程锁相环而得,相当于fifo每秒执行50M次写入数据。这个时钟的自由度比较大,可以根据上游数据的产生频率来确定。如摄像头或AD采集到的数据输入频率。
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    2、DDR3的芯片内核工作时钟。这个时钟在我们提供的工程中频率默认为200M,这个频率是由工程锁相环倍频而得。如果从写fifo传递到DDR3位宽是16bit,则相当于每秒向DDR3控制器写入200M的16bit数据。这个时钟的使用有一定的频率区间限制,我们很多工程中提供的时钟默认为200M。

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    3、DDR3芯片接口时钟。这个时钟在我们提供的工程中默认为400M,可以按IP设置的时钟周期,在规定的2500-3300ps范围内调整。这个时钟如果为400M,下方的倍频比例会锁定为4:1不变。如果按3300ps选择该时钟,则下方phy to controller Clock Ratio既可以选择4:1,又可以选择2:1。(这个时钟和倍频的关系,是否会决定DDR3的输入位宽(16)和工作位宽(128)比例,工作位宽和输出位宽比例,待求证)

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    4、等效时钟。如果DDR3芯片接口时钟为400M,其等效时钟为800M。这个时钟是一个等效值,它一般都是芯片接口时钟的频率的两倍。它的来历:一般FPGA的模块工作都是单一上升时钟沿发挥作用,而DDR顾名思义采用的上升沿和下降沿同时发挥作用,因此,可以借助双沿传输获得两倍的工作频率。这个等效的工作频率对应的时钟,就是等效时钟。
    5、input clock pirod。存储器的工作时钟频率,这个工作频率输入到锁相环,也是和前面内容2接口接入相同的频率。由它作为输入DDR3控制器内部的锁相环频率。这里设置为200M,可以保证既满足其自身正常工作,又满足该200M频率在参考时钟的允许设定频率范围之内。后面的参考时钟选项,就可以直接使用use system clock选项了。

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    6、用户接口时钟ui_clk。这个时钟是从DDR3输出到用户侧(DDR3控制器告诉读DDR3的FPGA侧fifo和写DDR3的FPGA侧fifo可以受理的数据吞吐速率),告诉用户侧可以以怎样的频率更新传输数据。当clock_period为400M,PHY to Controller Clock Ratio为4:1时,对应ui_clk为100M,即4:1降频而得。(超过该频率后有可能DDR3无法正常工作)该时钟的意义是DDR3通知上游提供数据一方,每打一拍,允许更新一次地址、数据和控制信息。
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    7、ddr3的差分时钟对输出(从FPGA内的IP核控制器以差分形式输出到DDR3)。(ddr3_ck_n,ddr3_ck_p)这是DDR3的clock_period以差分形式输出的两个管脚端口。换句话说,如果有双踪示波器,可以在IO端口打出差分形式的400M波形。
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