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仿真报错:near text "if"; expecting operand

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  • TA的每日心情
    难过
    2019-8-5 22:11
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    新手入门

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    发表于 2019-8-5 22:15:44 | 显示全部楼层 |阅读模式
    module test(clk,rst_n,dv,data,num);
      input clk;
      input rst_n;
      input dv;
      input [7:0]data;
      output [3:0]num;

      reg [3:0]cnt;//寄存器类型变量
      reg [2:0]state;//寄存器类型变量

      always@(posedge clk or negedge rst_n)
        if(!rst_n)begin
          state<=3'd0;
                    cnt<=4'd0;
        end  
        else begin

                    case(state)
                           
            if(data=="w")
                        state<=3'd1;
            else
              state<=3'd0;
                     
           
               
                    if(data=="e")
                      state<=3'd2;
                    else if (data=="w")
            state<=3'd1;
                    else
                      state<=3'd0;
           
                              
                    if(data=="l")
                      state<=3'd3;
                    else if (data=="w")
            state<=3'd1;
                    else
                      state<=3'd0;
             
                     
                     
                    if(data=="c")
                      state<=3'd4;
                    else if (data=="w")
            state<=3'd1;
                    else
                      state<=3'd0;
                      
                           
                    if(data=="o")
                      state<=3'd5;
                    else if (data=="w")
            state<=3'd1;
                    else
                      state<=3'd0;
           
                   
                             
                    if(data=="m")
                      state<=3'd0;
                      cnt<=cnt+1'd1;
                    else if (data=="w")
            state<=3'd1;
                    else
                      state<=3'd0;
                   
                    default:state<=3'd0;
             endcase
      end         
    endmodule
    仿真报错:Error (10170): Verilog HDL syntax error at test.v(21) near text "if";  expecting an operand
    请问是哪里出问题了呢?
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  • TA的每日心情
    开心
    2019-9-4 17:12
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    发表于 2019-8-8 20:58:38 | 显示全部楼层
    case格式错了吧,case不是这么用的呀,if前面缺少了他们各自所在的状态。
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