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For语法在Quartus中的综合问题

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  • TA的每日心情
    郁闷
    2019-1-27 06:12
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    发表于 2019-1-19 11:04:03 | 显示全部楼层 |阅读模式
    最近遇到一个很困扰的问题,关于verilog中的For语句在Quartus中的综合问题
    看了网上的一些回答,大部分都是说明For是可以用于综合语句的,但是For会把循环内的语句展开,占用很大的资源
    我需要用For语句解决一个这样的问题:
    在一个存储结构中:reg [80:0] RAM [99:0] ;
    我在RAM需要使用并行查找,查找一个数据Data是否在RAM中,如果在的话,需要给一个反馈信号
    那么按常规来说我可以写以下的语法:
    assign Sig[0] = (Data == RAM[0] ) ? 1'b1 : 1'b0 ;
    assign Sig[1] = (Data == RAM[1] ) ? 1'b1 : 1'b0 ;
    像这样写上100行,但是这样感觉代码不够简洁,所以我想我能不能使用For循环来让代码变得简洁一点
    所以我写了如下的代码来代替上面的那种写法
    for (i = 0 ; i < 100 ; i = i + 1)
    begin
      Sig = (Data == RAM ) ? 1'b1 : 1'b0 ;
    end
    这样的写法在仿真时没有问题,但是在综合器进行综合时,综合器综合了很长时间都没能综合完
    想在这请教下各位,这样的写法可以综合吗?对于这种并行查找问题各位大佬有没有更好的方法呢?
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  • TA的每日心情
    开心
    2019-4-7 20:18
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    发表于 2019-1-19 17:40:44 | 显示全部楼层
    For在Verilog中要慎用!
    你所说的for可以综合的  只是某些特殊情况,只是编译器帮你把for展开了,相当于把几乎相同的代码复制了N遍
    要是对一个相同模块进行多次实例调用的话,可以用循环生成语句 generate
    要是用for实现逻辑功能的话,这个硬件很难实现的
    for倒是可以在testbench中使用~

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  • TA的每日心情
    无聊
    2019-4-10 17:33
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    发表于 2019-1-20 13:34:39 | 显示全部楼层
    本帖最后由 slsqz 于 2019-1-20 13:37 编辑

    用generate for写
    begin
    assign Sig= (Data == RAM ) ? 1'b1 : 1'b0 ;
    end
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  • TA的每日心情
    无聊
    2019-4-10 17:33
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    发表于 2019-1-20 13:38:34 | 显示全部楼层
    这样,上边不知道为啥显示不对
    begin
      Sig[i] = (Data == RAM[i] ) ? 1'b1 : 1'b0 ;
    end
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  • TA的每日心情
    郁闷
    2019-1-27 06:12
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     楼主| 发表于 2019-1-26 21:05:36 | 显示全部楼层
    fzwwj95 发表于 2019-1-19 17:40
    For在Verilog中要慎用!
    你所说的for可以综合的  只是某些特殊情况,只是编译器帮你把for展开了,相当于把 ...

    谢谢大佬
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  • TA的每日心情
    郁闷
    2019-1-27 06:12
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     楼主| 发表于 2019-1-26 21:05:52 | 显示全部楼层
    slsqz 发表于 2019-1-20 13:38
    这样,上边不知道为啥显示不对
    begin
      Sig = (Data == RAM ) ? 1'b1 : 1'b0 ;

    谢谢,万分感谢
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