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fzwwj95 发表于 2019-1-19 17:40 For在Verilog中要慎用! 你所说的for可以综合的 只是某些特殊情况,只是编译器帮你把for展开了,相当于把 ...
slsqz 发表于 2019-1-20 13:38 这样,上边不知道为啥显示不对 begin Sig = (Data == RAM ) ? 1'b1 : 1'b0 ;
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